Tecnología Co., Ltd de la electrónica de Shenzhen Bicheng

PWB de alta frecuencia | PWB de múltiples capas | PWB flexible

RO4350B/4003C | RT/duroid 5880/5870 | RF-35TC/TLY-5

UL, ISO 9001, ISO14001 e IATF 16949 certificados

 

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PWB de 12-Layer BGA, PWB de HDI ciego vía, enterrado vía el PWB de múltiples capas, el PWB de alta densidad de la interconexión, vía y su función

Certificaciones del PWB
De buena calidad PWB el de alta frecuencia
De buena calidad PWB el de alta frecuencia
Comentarios de cliente
Kevin, Recibido y probado los tableros - gracias mucho. Éstos son perfectos, exactamente qué necesitamos. rgds Rico

—— Rickett rico

Ruth, Conseguí el PWB hoy, y son apenas perfectos. Permanezca por favor una poca paciencia, mi orden siguiente está viniendo pronto. Atentamente de Hamburgo Olaf

—— Olaf Kühnhold

Hola Natalie. Era perfecto, yo ata algunas imágenes para su referencia. Y yo envíele después 2 proyectos al presupuesto. Gracias mucho otra vez

—— Sebastian Toplisek

Kevin, Las gracias, fueron hechos perfectamente, y trabajan bien. Según lo prometido, aquí son los vínculos para mi último proyecto, usando el PCBs que usted fabricó para mí:

—— Daniel Ford

Ahora soy charla en línea

Sala de clase del PWB

Sala de clase del PWB Introducción De La Muestra

PWB de 12-Layer BGA, PWB de HDI ciego vía, enterrado vía el PWB de múltiples capas, el PWB de alta densidad de la interconexión, vía y su función

China PWB de 12-Layer BGA, PWB de HDI ciego vía, enterrado vía el PWB de múltiples capas, el PWB de alta densidad de la interconexión, vía y su función Proveedor
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Datos del producto:

Lugar de origen: China
Nombre de la marca: Bicheng Enterprise Limited
Certificación: UL
Número de modelo: BIC-00203-V7.0

Pago y Envío Términos:

Cantidad de orden mínima: 1
Precio: USD 9.99-99.99 Per Piece
Detalles de empaquetado: vacío
Tiempo de entrega: 10 días laborables
Condiciones de pago: T / T, Paypal
Capacidad de la fuente: 45000 pedazos por mes
Contacto
Descripción detallada del producto
Epóxido del vidrio: RO4350B Tg280℃, er<3.48, Rogers Corp. Altura final del PWB: 1,6 milímetros ±0.1mm
Externo final de la hoja:: 1,5 onzas Final superficial: HASL sin plomo
Color de la máscara de la soldadura:: No Color de la leyenda componente: NEGRO
Prueba: Envío anterior de la prueba eléctrica del 100% Número de capas: 2

¿Por qué necesitamos utilizar vía en el PWB? Y su capacitancia parásita e inductancia parásita

Diseño del PWB de Tag#, PWB de múltiples capas, PWB de alta densidad de la interconexión

 

Agujeros del PWB

Vía es una de las partes importantes de PWB de múltiples capas, y el coste de perforación explica generalmente el 30% al 40% del coste de fabricación del PWB. Brevemente, cada agujero en el PWB se puede llamar a vía. Desde el punto de vista de la función, el agujero

puede ser dividido en dos categorías: se utiliza uno mientras que la conexión eléctrica entre las capas, el otro se utiliza como la fijación o la colocación del dispositivo. Estos agujeros se dividen generalmente en tres tipos, es decir agujero ciego (ciego vía), agujero enterrado (enterrado vía) y a través del agujero (a través vía).

 

1,1 composición de agujeros

El agujero ciego se localiza en el fondo superior y de la placa de circuito impresa y tiene cierta profundidad para la conexión entre la línea superficial y la línea interna abajo. La profundidad del agujero no excede generalmente cierto ratio (abertura). El agujero enterrado es un agujero de conexión localizado en la capa interna de la placa de circuito impresa, que no extiende a la superficie de la placa de circuito.

Las dos clases antedichas de agujeros están situadas en la capa interna de la placa de circuito. La formación de proceso directo del agujero se utiliza antes de la laminación, y varias capas internas se pueden coincidir hechas durante la formación del agujero directo.

 

El tercero se llama un agujero directo, que pasa a través de la placa de circuito entera. Puede ser utilizado para interconectar internamente o como agujero de la ubicación de la instalación para los componentes. Porque el agujero directo es más fácil de realizar y el coste es bajo, se utiliza en la mayoría de las placas de circuito impresas en vez de los otros dos. Los agujeros mencionados siguientes, sin instrucciones especiales, se consideran tan a través de los agujeros.

 

Desde el punto de vista del diseño, un agujero se compone principalmente de dos partes, una es el agujero medio (agujero de taladro), la otra es el área del cojín alrededor del agujero, considera abajo. El tamaño de estas dos piezas determina el tamaño del agujero. Claramente, adentro

el diseño de alta velocidad, de alta densidad del PWB, diseñadores quiere siempre los agujeros cuanto más pequeño es cuanto el mejor, de modo que pueda dejar la conexión del espacio en el tablero.

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Además, cuanto más pequeño es el agujero, el más bajo su propia capacitancia parásita, y más conveniente para los circuitos de alta velocidad. La reducción del tamaño del agujero causa el aumento del coste, y el tamaño del agujero no se puede reducir sin la restricción. Es limitado por la tecnología de la perforación y del electrochapado y así sucesivamente.

 

Cuanto más pequeño es el agujero, cuanto dura para perforar el agujero, y más fácil es desviarse de la posición central; y cuando la profundidad del agujero excede 6 veces el diámetro del agujero, no puede ser garantizado que la pared del agujero puede ser uniformemente de cobre plateada. Ahora, por ejemplo, el grueso normal de un PWB (profundidad del agujero directo) es 1.6m m, así que el diámetro mínimo del agujero proporcionado por el fabricante del PWB puede alcanzar solamente 0.2m m.

 

 

1,2 capacitancia parásita de Vias

Vía sí mismo tiene capacitancia parásita a la tierra. Donde se sabe que el diámetro del agujero de aislamiento en la capa de tierra es D2, el diámetro del vía el cojín es D1, el grueso del PWB es T, la constante dieléctrica del substrato es ε, después el valle de la capacitancia parásita a través del agujero está aproximadamente como sigue:

 

C=1.41εTD1/(D2-D1).

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El efecto principal de la capacitancia parásita a través del agujero es prolongar la época de levantamiento de la señal y reducir la velocidad del circuito. Por ejemplo, un tablero del PWB con distancia de 50 milipulgadas densamente, si usted utiliza a vía con diámetro del cojín del diámetro interno 10mil y de 20 milipulgadas, 32 milipulgadas entre el cojín y el área de cobre de tierra, después nosotros puede conseguir aproximadamente la capacitancia parásita del vía por la fórmula antedicha: C=1.41 x4.4x0.050x0.020/(0.032-0.020) =0.517pF. La cantidad variable de esta parte de la capacitancia causada por el tiempo de levantamiento es: T10-90=2.2 C (Z0/2)=2.2 x0.517x (55/2)=31.28 picosegundo.

 

De estos valores, puede ser visto que aunque la utilidad del retraso de levantamiento causado por la capacitancia parásita de un solo vía no sea obvia, el diseñador debe tomarlo en la consideración que si los vias múltiples se utilizan entre las capas.

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1,3 inductancia parásita de Vias

Además de capacitancia parásita, hay inductancia parásita al mismo tiempo con vias. En el diseño de circuito digital de alta velocidad, el daño causado por la inductancia parásita a través del agujero es a menudo mayor que el de la capacitancia parásita. Su inductancia parásita de la serie debilita la contribución de la capacitancia de puente y debilita la utilidad de filtración del sistema de abastecimiento entero del poder. Podemos utilizar la fórmula siguiente para calcular simplemente una inductancia parásita aproximada del vía:

 

L=5.08h [ln (4h/d) +1].

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Vía donde L refiere a la inductancia del, h la longitud del vía, d el diámetro del vía. Puede ser visto de la fórmula que el diámetro del vía tiene poco efecto sobre la inductancia, pero el efecto más grande sobre la inductancia es la longitud del vía. Todavía usando el ejemplo antedicho, puede ser calculado que es la inductancia del vía: L=5.08 x0.050 [ln (4x0.050/0.010) 1] =1.015 nH. Cuando la época de levantamiento de la señal es 1 ns, la impedancia equivalente es: XL=πL/T10-90=3.19Ω. Tal impedancia no se puede ignorar en el paso de la corriente de alta frecuencia. Particularmente, la capacitancia de puente necesita pasar con dos vias al conectar la capa del poder y la capa de tierra, de modo que la inductancia parásita de los vias aumente exponencial.

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1,4 diseño vía en de PWB de alta velocidad

Del análisis antedicho de las características parásitas de los vias, podemos ver eso en el diseño de PWB de alta velocidad, el aparentemente simple vía a menudo traemos grandes efectos negativos al diseño del circuito. Para reducir el efecto nocivo del efecto parásito del vía, podemos intentar hacerlo en el diseño como sigue:

 

1) En vista de la calidad del coste y de señal, elija un tamaño razonable para el vaso. Por ejemplo diseño del PWB del módulo de la memoria de la capa 6-10, 10/20 milipulgada (perforación/cojín) vía es mejor; para un cierto tablero tamaño pequeño de alta densidad, usted puede también intentar utilizar 8/18 milipulgada vía. Actualmente, puesto que las perforadoras del laser se utilizan en la fabricación, es posible utilizar agujeros más tamaño pequeño bajo condiciones técnicas. Para vía de la fuente o el cable de toma de tierra de alimentación, un más de gran tamaño puede ser considerada

para reducir la impedancia.

  • De las dos fórmulas discutidas arriba, puede ser concluido que usando el PWB del deluente una placa es beneficiosa reducir los dos parámetros parásitos del vía.
  • Las líneas de señales en el tablero lo más lejos posible no cambian la capa, es decir, intente no utilizar vias innecesarios.
  • El perno de la fuente de alimentación y de la tierra se debe perforar a bordo cerca, cuanto más corto es el alambre de ventaja entre vía y el perno, cuanto el mejor, porque llevarán al aumento de la inductancia. Al mismo tiempo, el alambre de ventaja del poder y la tierra deben ser tan gruesos como sea posible reducir impedancia.
  • Coloque algunos vias de tierra cerca de los vias del área que cambia de la capa de la señal para proporcionar el lazo más cercano para la señal. Incluso un gran número de vias que ponen a tierra redundantes se pueden colocar en el tablero del PWB. Por supuesto, el diseño también necesita ser flexible. Vía modelo discutió es anterior que cada capa tiene cojines, y podemos reducir el tamaño o aún quitar a veces los cojines de algunas capas. Especialmente en el caso de alta densidad vía de áreas, puede llevar a la formación de una ranura quebrada en la capa de cobre con un lazo de la división. Para solucionar el problema, además de la mudanza vía la posición, podemos también considerar reducir el tamaño del cojín de la capa de cobre.

 

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Capacidad impresa 2020 de la placa de circuito
Parámetro Valor
Cuentas de la capa1-32
Material del substrato FR-4 (alto Tg incluyendo 170, alto CTI>600V); Aluminio basado; Cobre basado; Rogers RO4350B, RO4003C, RO3003, RO3006, RO3010, RO3210 etc.; Rogers RT/duroid 5880, RT/duroid 5870, RT/duroid 6002, RT/duroid 6010 etc…; TLX-8, TLY-5, RF-35TC, TLF-35 Taconic etc…; Arlon AD450, AD600 etc; PTFE F4B DK2.2, DK2.65 etc…; Polyimide y ANIMAL DOMÉSTICO.
Tamaño máximo Prueba que vuela: 900*600m m, prueba 460*380m m, ninguna prueba 1100*600m m del accesorio
Tolerancia del esquema del tablero ±0.0059” (0.15m m)
Grueso del PWB 0,0157" - 0,3937" (0.40m m--10.00m m)
Tolerancia del grueso (T≥0.8mm) el ±8%
Tolerancia del grueso (t<0.8mm) el ±10%
Grueso de la capa del aislamiento 0,00295" - 0,1969" (0.075m m--5.00m m)
Pista mínima 0,003" (0.075m m)
Espacio mínimo 0,003" (0.075m m)
Grueso de cobre externo los 35µm--los 420µm (1oz-12oz)
Grueso de cobre interno el 17µm--los 420µm (0.5oz - 12oz)
Agujero de taladro (mecánico) 0,0059" - 0,25" (0.15m m--6.35m m)
Agujero acabado (mecánico) 0,0039" - 0,248" (0.10m m--6.30m m)
DiameterTolerance (mecánico) 0,00295" (0.075m m)
Registro (mecánico) 0,00197" (0.05m m)
Relación de aspecto 12:1
Tipo de la máscara de la soldadura LPI
Min Soldermask Bridge 0,00315" (0.08m m)
Min Soldermask Clearance 0,00197" (0.05m m)
Enchufe vía diámetro 0,0098" - 0,0236" (0.25m m--0.60m m)
Tolerancia del control de la impedancia el ±10%
Final superficial HASL, HASL SI, ENIG, lata del IMM, IMM AG, OSP, finger del oro

 
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Persona de Contacto: Mr. Kevin Liao

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